Bendros paskirties mikroprocesorinė sistema - MPS

• Programos algoritmą ir suderintą programos tekstą “Asemblerio” kalba.
AKK 12 b;
Išvedimo registras 1*8b;
Vėlinimas 100 ms;
KOUT 10 reikšmių;
NIN 10 reikšmių.
Principinės schemos sudarymas
Kadangi pagal sąlygą reikia panaudoti 16 kb ROM ir 4kb RAM atmintis, suformuojamos duomenų ir adresų magistralės. Tai padaroma pasinaudojant buferiu 8282.
Kaip atmintis naudojama CMOS tipo RAM mikroschema DS1220AB. Jos išvadų paskirtis pateikta žemiau.
Kaip programų atmintis naudojama EPROM tipo ROM mikroschema 27C128.
27C128 išvadų paskirtis
ROM ir RAM jungiama prie adresų magistralės. ROM aktyvuojama atsiradus krentančiam PSEN signalo frontui. Tuo metu RAM turi atsijungti nuo magistralės. RAM įsijungia esant PSEN aukštam lygiui ir esant A11 arba A12 vienetukui. Šias sąlygas tikrina loginis elementas IR-NE. Jis realizuojamas panaudojant mikroschemą 74HCT03:
Jo teisingumo lentelė:
Keitiklis analogas kodas pasirenkamas Analog Devices firmos mikroschema AD7880:
Kadangi AKK išduoda į duomenų magistralę iš kart 12 bitų duomenis, jų paprastai nuskaityti negalima, nes 8051 procesorius formuoja 8 bitų duomenų magistralę. Priėmus duomenis reikia skaidyti į 2 dalis: 8+4 bitų. Tai padaroma panaudojant įėjimo registrą.
Įėjimo registras panaudojamas toks pat, kaip ir variante reikalaujamas 8 bitų išėjimo registras - mikroschema 74HC373. Jos išvadų paskirtis:
MPS principinė schema
Laikinės diagramos
Mikroprocesoriaus 80c51 darbo su atmintim laikinės diagramos:
Skaitymas iš RAM atminties:
Rašymas į RAM atmintį:
Laikų reikšmės:
RAM mikroschemos DS1220AB laikinės diagramos:
Skaitymas iš RAM atminties:
Rašymas į RAM atmintį:
Laikų reikšmės:
ROM mikroschemos 27C128 laikinės diagramos:
Skaitymas iš atminties:
Keitiklio AKK AD7880 laikinės diagramos:
Registro 74HC373 laikinės diagramos:
Laikinių suderinimų tikrinimas:
80c51 laikai kai taktinis dažnis 12 MHZ RAM reikalingas laikas
Skaitymas iš RAM atminties:
(RD signalo pasirodymo laikas)TAVWL=203 ns > TCO=100 ns (Geri duomenys) suderinta
Rašymas į RAM atmintį:
(WR signalo pasirodymo laikas)TAVWL=203ns > TAW=0 ns (Laikas tarp CS ir WR) suderinta
(P0 adreso fiksavimas) TLLWL+TWLWH=600 ns > TWC=200 ns (Rasymas į atmintį) suderinta
(WR trukmė) TWLVH=400 ns > TWP=90 ns (WR išlaikymas) suderinta
Skaitymas iš ROM atminties:
(PSEN signalo trukmė)TPLPH=205 ns >TCE=120 ns (Duomenų išdavimo pradžia) suderinta
AKK valdymui panaudojama P1 magistralė. Valdymo laikai neviršija 130 ns – vadinasi procesorius spės valdyti ir nuskaityti išėjimo duomenis.
Kaip...

Daugiau informacijos...

★ Klientai rekomenduoja

Šį rašto darbą rekomenduoja mūsų klientai. Ką tai reiškia?

Mūsų svetainėje pateikiama dešimtys tūkstančių skirtingų rašto darbų, kuriuos įkėlė daugybė moksleivių ir studentų su skirtingais gabumais. Būtent šis rašto darbas yra patikrintas specialistų ir rekomenduojamas kitų klientų, kurie po atsisiuntimo įvertino šį mokslo darbą teigiamai. Todėl galite būti tikri, kad šis pasirinkimas geriausias!